A Study on Performance-Complexity Balanced Maximum Likelihood Sequence Estimation Equalizers for Ultra High-speed Wireline Communication Systems
이공학학술연구기반구축(R&D) · 석사과정생연구장려금지원
2026년
2340065925
교육부
한국연구재단
대구경북과학기술원
권도현
1명
2026.09.01 ~ 2027.08.31
2026.09.01 ~ 2027.08.31
1,200만원
1,200만원
기초연구
대학
대구광역시 달성군
전기/전자 > 반도체 소자·회로 > SoC
본 연구의 최종 목표는 초고속 유선 송수신 시스템에서 고손실 채널 환경에서도 안정적인 데이터 전송을 가능하게 하는 성능-복잡도 균형 MLSE (Maximum Likelihood Sequence Estimation)기반 수신기를 설계 및 구현하는 것임. 특히 112Gbps 이상의 고속 인터페이스 환경에서 발생하는 심각한 ISI(Inter-Symbol Inte...
본 연구는 크게 알고리즘 설계, 하드웨어 구현, 시스템 검증의 3단계로 구성됨. 먼저, 알고리즘 측면에서는 Viterbi 기반 MLSE의 생존경로 특성을 분석하여 중요도가 낮은 경로를 제거하는 축약 상태 트렐리스 구조를 설계함. 이를 통해 BER 성능을 유지하면서도 연산량을 감소시키는 효율적인 경로 선택 기준을 도출할 수 있으며, 특히 기존 MLSE 대비 ...
... 수 있음. 또한 제안 구조는 SerDes PHY 설계에서 기존 DFE/FFE/CTLE 기반 체인을 대체하거나 보완하는 블록으로 삽입 가능하며, 표준 인터페이스 설계 시 수신기 아키텍처 선택의 ... 구체적인 활용 측면에서, 본 기술은 (1) 고속 인터페이스용 ASIC/SoC 설계에서의 수신기 블록 IP로 라이브러리화, (2) FPGA 및 RFSoC 기반 프로토타이핑 플랫폼에서의 실시간 신호 ...