Linear-Exponential Residue-Scaled Extended-Counting Incremental Delta-sigma Analog-to-Digital Converter Design
개인기초연구(과기정통부)(R&D) · 우수연구-핵심연구(기본연구B)
2026년
2710112651
과학기술정보통신부
한국연구재단
가천대학교산학협력단
이주열
3명
2026.09.01 ~ 2027.08.31
2026.09.01 ~ 2027.08.31
6,380만원
6,380만원
기초연구
대학
경기도 성남시
전기/전자 > 반도체 소자·회로 > SoC
본 연구의 최종 목표는 잔차 스케일링 확장계수 기반 선형-지수 증분형 델타-시그마 아날로그-디지털 변환기(Linear-Exponential Residue-Scaled Extended-Counting Incremental ΔΣ ADC, LE-RSEC IADC)의 새로운 구조를 제안하고, 28 nm CMOS 공정에서 silicon 수준의 실측 검증을 완료하는 것임.정량 ...
... residue-scaled feedback을 적용함. 두 phase의 출력 코드를 weighted combination으로 결합하는 digital reconstruction을 구현하며, phase 전환 안정성과 reconstruction coefficient의 mismatch 민감도를 검증함.? 28 nm CMOS 핵심 회로 및 layout 설계: floating-inverter amplifier와 ...
제안 LE-RSEC IADC는 14-bit급 해상도, MHz급 bandwidth, single-shot conversion, multi-channel multiplexing이 요구되는 정밀 sensor interface용 ADC IP로 활용 가능함. 구체적으로 산업용 계측, 의료ㆍ바이오 readout, 자동차 sensor SoC, 에너지 하베스팅 기반 자율...