SSPP-Based Self-Equalizing Channel Engineering and Interface Circuit Design for High-Speed Wireline Interconnects
개인기초연구(과기정통부)(R&D) · 우수연구-핵심연구(기본연구B)
2026년
2710114490
과학기술정보통신부
한국연구재단
서강대학교
정진호
5명
2026.09.01 ~ 2027.08.31
2026.09.01 ~ 2030.08.31
6,464만원
6,464만원
기초연구
대학
서울특별시 마포구
전기/전자 > 전기전자부품 > 달리 분류되지 않는 전기전자부품
... variation 저감, 그리고 10 dB 이상의 cross-talk 감소 달성을 목표로 함. (2) CMOS on-chip SSPP-enabled Tx/Rx 회로 및 full-link 시스템 (> 20 Gbps): SSPP 기반 self-equalizing 특성을 통해 Tx/Rx equalizer 부담을 완화함으로써, 기존 대비 on-chip equalizer 면적 30% 이상 감소, ...
1. 채널 엔지니어링용 SSPP unit-cell 및 metadevice 연구 (1차년도)(1) SSPP unit-cell 연구· 고속 wireline 인터커넥트용 TEM-mode SSPP unit-cell 설계· Slot, groove, comb-type 등 주기 구조 설계를 통해 slow-wave 특성, 대역폭 확장, group delay variati...
1) 연구과제의 활용방안본 연구의 1차 적용 대상은 HBM, chiplet 기반 AI 가속기, 서버 및 데이터센터 시스템의 고속 digital wireline interconnect이며, SSPP-embedded self-equalizing 채널은 이러한 시스템의 고속 I/O에 적용되어 저전력 equalization, 대역폭 확장, cross-talk 저감에 ...